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职位描述
1. 负责Stdcell版图设计、验证、优化;
2. 配合版图团队工作,确保按时高质量交付;
3. 负责IP/Lib DK (Design Kit)的生成,包括Lib, cdl, IBIS, Verilog, LEF等;
4. 提供Lib char 的EDA工具需求列表和性能参数等。
应聘要求
1.熟悉liberty语法,包括delay,constraint,power相关的定义。了解不同的timing/power/noise models。比如:NLDM,CCS,LVF,OCV等;
2.有spice仿真经验,熟悉如何写testbench及其调试;
3.熟悉硬件描述语言Verilog 或者VHDL;
4.熟悉ASIC设计流程,有使用Synthesis, STA及功耗分析EDA工具的经验;
5.有创新精神,工作态度认真负责,善于学习,责任心强有很好的团队精神及抗压能力。
联系方式
联系人:郭老师
公司地址:济南市历城区未来创业广场3号楼
最近登录:2021-12-15
山东产研微电子技术研究院有限公司地址:
济南市历城区未来创业广场3号楼
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公司名片
公司名称:
山东产研微电子技术研究院有限公司
公司性质:国企
注册资金:5000万以上
公司规模:201-500人
成立时间:2021年
公司简介
山东产研微电子技术研究院有限公司是山东产业技术研究院(国资)旗下全资子公司,总部位于山东济南。公司聚焦半导体核心技术研发,为行业客户提供集成电路产品设计,工艺/设计优化、工艺客制化研发以及先进封装集成等一系列全方位的服务,帮助客户实现产品成本/性能的最优化目标和提供最具竞争力的芯片核心技术。
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近期大型招聘会时间、地点
时间:12月21日 周六
1月18日 周六
城市:山东省济南市
地点:济南市高新区政务服务中心一楼展厅
(历下区舜华路750号)
山东产研微电子技术研究院有限公司的公司简介
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